在半导体制造领域，薄膜与厚膜集成电路以0.1微米为临界厚度进行区分。
薄膜集成电路通过在衬底表面制备厚度小于该值的功能层，将晶体管、二极管、电阻、电容等元件及其互连结构集成于亚微米尺度的薄膜中，典型应用包括逻辑芯片的栅极介质层与金属互连层。
图：薄膜
而厚膜集成电路则采用厚度超过0.1微米的膜层构建元件，通过丝网印刷、烧结等工艺形成大尺寸导电或阻性结构，常见于功率器件封装与传感器电极制造。
今天我们主要讲讲薄膜技术的特点和分类。
薄膜的特点
首先，薄膜需具备优异的台阶覆盖能力，即在衬底表面凹凸结构上保持均匀沉积，这对于多层堆叠器件的电学可靠性至关重要。
其次，薄膜与衬底间的粘附性直接影响结构稳定性，通过界面化学键合或机械互锁实现结合强度提升。薄膜的高深宽比填充能力尤为重要，例如在存储器的垂直沟槽内，需通过调整沉积动力学使材料完整覆盖深宽比超过40:1的结构。
另外，薄膜结构具有完整，厚度均匀的特性。当衬底材料参与反应时，如硅热氧化生成二氧化硅薄膜，原子级界面结合可消除传统异质沉积的晶格失配问题，使膜层具备单晶级别的致密结构。对于外延沉积的薄膜，物理气相沉积（PVD）通过控制溅射粒子的动能分布，可获得低缺陷密度的连续膜层；化学气相沉积（CVD）则利用气相反应物的表面迁移特性，实现原子级平整的薄膜生长。
这两种工艺均要求膜厚均匀性偏差小于±3%，以满足纳米级器件的性能一致性。
再就是薄膜的应力更小。当材料在外力作用下不能产生位移时，它的几何形状和尺寸将发生变化，不材料发生形变时内部产生了大小相等但方向相反的反作用力抵抗外力，定义单位面积上的这种反作用力为应力（Stress）。热膨胀系数差异与生长过程中的原子堆积方式会在膜内产生残余应力，过大的张应力可能导致膜层开裂，压应力则会引起衬底翘曲。
通过优化沉积温度与退火工艺，目前可将氮化硅薄膜的应力值调控在±1GPa范围内。
薄膜的分类
主要分为三类。
绝缘介质膜：
作为掺杂杂质的阻挡层，金属前绝缘介质、金属层间介质、钝化层等，通过化学气相沉积（CVD）或原子层沉积（ALD）工艺形成，厚度范围通常为10-500nm。
半导体膜：
涵盖单晶硅外延层与非晶硅功能层。外延生长采用低压化学气相沉积（LPCVD），在650-800℃下通过硅烷（SiH₄）分解形成单晶硅层，厚度误差控制在±3%以内，用于构建CMOS器件的沟道区。
金属膜：
主要起到连接作用，接触作用，阻挡作用，抗反射作用。比如钛/氮化钛（Ti/TiN）复合层作为接触层；钽/氮化钽（Ta/TaN）阻挡层以2-5nm厚度抑制铜扩散。氮化硅/氮氧化硅抗反射涂层；铝基反射层的反射率在450nm波长下达到92%以上。
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